L’Imec et Cadence réalisent le premier circuit test en technologie 3 nm

L’Imec, le centre de R&D de Louvain en nanoélectronique, et Cadence Design Systems annoncent que leur collaboration a permis de réaliser avec succès le « tape-out » du premier circuit de test de l’industrie en géométrie de 3 nm. Les outils numériques de Cadence ont été associés à des technologies de lithographie par rayonnements dans l’ultra-violet extrême (EUV) et de photolithographie 193 nm à immersion (193i) pour concevoir un coeur de processeur en géométrie de 3 nm.

Dédié à l’amélioration de la conception de circuits intégrés en 3 nm, ce projet a été réalisé en associant des règles de dessin basées sur les technologies de lithographie par rayonnements dans l’extrême ultra-violet (EUV) et de photolithographie 193 nm à immersion (193i) de l’Imec à la solution de synthèse RTL Genus Synthesis et à la plateforme Innovus Implementation System de Cadence.

L’Imec a utilisé un processeur 64 bits standard pour le circuit de test associé à une bibliothèque de circuits précaractérisés (standard cells) de 3 nm personnalisés et un flot métal TRIM où le pas de routage a été réduit à 21 nm. Ensemble, Cadence et Imec ont permis de valider la totalité du flot d’implémentation 3 nm en vue d’innovations de prochaine génération.