Bloc IP basse consommation conforme PCI Express 5.0 | Cadence
Cadence Design Systems annonce la disponibilité d’un bloc de propriété intellectuelle Cadence IP prenant en charge la spécification PCI Express (PCIe) 5.0 sur la technologie de fabrication N5 de TSMC. La version « tape-out » de la prochaine technologie N3 de TSMC devrait être disponible début 2022.
Conjuguant une longue portée, des performances élevées et une consommation d’énergie ultra-faible, l’IP PCIe 5.0 de Cadence est destinée aux applications de connectivité, de stockage et de calcul à très grande échelle.
Cadence continue de travailler avec de grands clients pour la conception de systèmes sur puce (SoC) en technologie N5 pour des applications de connectivité et de calcul à très grande échelle (hyperscale). La technologie Cadence IP pour PCIe 5.0 se compose d’une couche physique PHY IP, d’un contrôleur associé et d’une IP de vérification (VIP) destinée aux SoC utilisés dans les applications de connectivité réseau à très grande échelle (hyperscale), stockage et calcul à très haut débit.
Avec le sous-système PHY et contrôleur développé par Cadence pour l’architecture PCIe 5.0, les ingénieurs peuvent concevoir des systèmes sur puce extrêmement écoénergétiques tout en réduisant leur temps de mise sur le marché.
Plus d’infos sur l’IP PCIe 5.0 de Cadence
