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Catégorie : SEMICONDUCTEUR

Soitec et PSMC collaborent sur une technologie d’empilement 3D à l’échelle nanométrique

L’accord porte sur la fourniture de substrats de 300 mm compatibles avec le procédé Transistor Layer Transfer (TLT) de Soitec permettant l’empilement de puces 3D au niveau du wafer. La technologie TLT est censée ouvrir la voie à une nouvelle génération de puces plus performantes, plus compactes et moins énergivores.

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