Un transistor à base de nanofeuillets de silicium à sept niveaux d’empilement au CEA-Leti

Pour la première fois, le CEA-Leti a réussi à fabriquer un transistor présentant une architecture à base de nanofeuillets de silicium à sept niveaux d’empilement : miniaturisation, augmentation des performances et réduction de la consommation sont au rendez-vous, souligne le communiqué du laboratoire.

​Pressenties pour succéder aux transistors FinFET, les architectures à base de « nanofeuillets de silicium à grille enrobante » (Gate-All-Around, ou GAA) promettent de d’améliorer les performances des composants actuels tout en réduisant leur consommation, explique le laboratoire grenoblois. Elles sont particulièrement intéressantes pour les applications de calcul à haute performance (HPC), dans les smartphones ou les ordinateurs portables par exemple. Le CEA-Leti vient, pour la première fois, de faire la démonstration d’une telle architecture dépassant largement les trois niveaux de nanofeuillets atteints jusqu’à présent.

Pour parvenir à les produire, les chercheurs ont dû braver quelques difficultés techniques. Mais en optimisant les procédés de fabrication, ils ont réussi à pousser cette architecture jusqu’à ses limites et à fabriquer des transistors GAA à nanofeuillets avec sept niveaux de canaux en silicium empilés. Soit plus du double que la technologie de pointe actuelle, avec des largeurs allant de 15 à 85 nm.

Leur démonstration est basée sur un procédé de production par « remplacement de la grille métallique ou « Gate-Last » en anglais » permettant d’utiliser les routes CMOS industrielles mises en place pour le FinFET. Une présentation virtuelle de cette architecture et des performances des transistors ainsi obtenus a été réalisée en juin lors de la conférence VLSI 2020.