L’IMEC réalise le premier circuit intégré de test en géométrie 5 nm
Le centre de recherche en nanoélectronique IMEC de Louvain, en Belgique, et Cadence Design Systems annoncent le premier « tape out » d’un circuit intégré de test réalisé en géométrie de 5 nm utilisant les technologies de lithographie extrême ultra-violet (EUV) et de photolithographie 193 nm à immersion (193i).
Pour produire ce circuit de test, l’IMEC et Cadence ont optimisé des règles de conception, des bibliothèques et une technologie de placement-routage en vue d’obtenir des valeurs de Puissance, Performances et Surface (PPA) optimales à l’aide de la plateforme Innovus Implementation System. Utilisant un design de processeur, IMEC et Cadence ont réalisé avec succès le « tape out » d’une série de conceptions en lithographie extrême ultra-violet (EUV), ainsi qu’avec la technologie SAQP (« Self-Aligned Quadruple Patterning ») pour la photolithographie 193i, où les pas métalliques ont été réduits de 32 nm (nominal) à 24 nm afin de repousser les limites pour la création des motifs (patterning).
La plateforme Innovus Implementation System est une solution d’implémentation physique de nouvelle génération qui permet aux développeurs de systèmes sur puce électronique (SoC) de réaliser leurs projets en bénéficiant de valeurs PPA optimales, tout en réduisant les délais de mise sur le marché. Associant une architecture massivement parallèle à des technologies d’optimisation inédites, la plateforme Innovus Implementation System améliore typiquement les valeurs PPA de 10 à 20% tout en multipliant la capacité et la vitesse d’exécution du flot complet jusqu’à un facteur 10, assure Cadence.
