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Première IP de vérification multiprotocoles pour les interfaces PHY | Cadence

Première IP de vérification multiprotocoles pour les interfaces PHY | Cadence

Cadence Design Systems annonce la disponibilité de la première IP de vérification (VIP) de l’industrie conçue pour la vérification des interfaces PHY. Cette nouvelle VIP assure la vérification complète et rapide des interfaces PHY en prenant en charge les protocoles complexes, tels que PCIe 5.0, USB3/4, DDR5, LPDDR5, HBM ou MIPI CSI-2 et DSI 2.0.

Grâce à la prise en charge de multiples protocoles, l’IP de vérification Cadence VIP permet à ces clients de tester et d’optimiser la conception leur interface PHY, et ainsi d’accélérer le développement de leurs designs pour des applications de centres de données, d’intelligence artificielle (IA), d’apprentissage automatique (ML) et mobiles.

L’IP de vérification pour les interfaces PHY fait partie de la Cadence Verification Suite et s’inscrit dans le cadre de la stratégie Intelligent System Design de Cadence, dont la vocation est d’atteindre l’excellence dans la conception de systèmes sur puce (SoC) grâce à des blocs de propriété intellectuelle de haute performance.

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