Soitec et PSMC collaborent sur une technologie d’empilement 3D à l’échelle nanométrique
L’accord porte sur la fourniture de substrats de 300 mm compatibles avec le procédé Transistor Layer Transfer (TLT) de Soitec permettant l’empilement de puces 3D au niveau du wafer. La technologie TLT est censée ouvrir la voie à une nouvelle génération de puces plus performantes, plus compactes et moins énergivores.
Le Grenoblois Soitec, spécialiste des matériaux semiconducteurs innovants, a récemment annoncé un partenariat technologique avec le fondeur taïwanais PSMC (Powerchip Semiconductor Manufacturing Corporation) portant sur la fourniture de substrats de 300 mm compatibles avec le procédé Transistor Layer Transfer (TLT) de Soitec permettant l’empilement de puces en 3D au niveau du wafer. La technologie TLT est censée ouvrir la voie à une nouvelle génération de semiconducteurs pour le développement de puces plus performantes, plus compactes et moins énergivores, pour des applications allant potentiellement des smartphones, tablettes et autres appareils dotés d’intelligence artificielle aux systèmes de conduite autonome.
© Soitec
« Notre collaboration avec PSMC reflète notre volonté commune de repousser les limites de l’intégration 3D et de soutenir la transition vers des architectures de calcul plus efficaces et plus compactes », assure Christophe Maleville, directeur général adjoint en charge de la technologie et de l’innovation chez Soitec.
« Au cours de ces deux années de collaboration, PSMC a fait la démonstration d’un processus intégré et innovant d’empilement de wafers reposant sur la technologie avancée des substrats de Soitec. Cette innovation élargit considérablement les possibilités de la technologie 3D, depuis l’empilement au niveau des puces – optimisant la performance de l’architecture de calcul – à l’empilement au niveau des transistors. Prolongeant la loi de Moore, elle permet d’obtenir une réduction remarquable de l’épaisseur des wafers empilés, qui passe du micromètre au nanomètre », explique, de son côté, SZ Chang, directeur technique de PSMC.
Pour satisfaire la demande croissante en faveur de puces plus rapides et moins énergivores, Soitec a ainsi développé une technologie permettant le transfert à grande vitesse de couches de transistors ultraminces sur différents types de wafers, ce qui répond à un besoin essentiel pour l’intégration hétérogène, où divers puces sont combinées dans un seul boîtier. Le processus d’empilement permet de superposer verticalement plusieurs couches de transistors au service d’architectures de transistors 3D, notamment des transistors à effet de champ verticaux (FET) avec réseau de distribution d’alimentation (PDN).
Les substrats TLT tirent parti de la technologie Smart Cut de Soitec, associée à un procédé par laser infrarouge. Selon le Grenoblois, cette technologie propriétaire permet la formation d’une couche cristalline semiconductrice de haute qualité et ultra-mince, dont l’épaisseur est comprise entre 5 nm et 1 µm. Une fois les puces fabriquées sur le wafer TLT, le procédé laser infrarouge facilite le transfert de la couche ultra-mince du substrat vers le wafer cible, sans introduire de contrainte thermique ni endommager les puces, explique Soitec.
A noter que la collaboration entre Soitec et PSMC s’inscrit dans le cadre des initiatives de coopération entre la France et Taïwan dans le domaine des semiconducteurs en général et de l’IA en particulier.
